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电子电路大全(PDF格式)-第54部分
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＋NSUB=2。5E16， VTO=0。7， NFS=8。2E11， CGSO=2。5E…10，
＋CGBO=2。5E…10， CJSW=2。5E…10， CGDO=2。5E…10， MJ=0。5，
＋CJ=2。5E…4， PB=0。9， IS=1。0E…16， JS=1。0E…4
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＋KF=600E…27 AF=0。8 NLEV=2 RS=600
＋RD=600 ETA=0。05 KAPPA=0。007 THETA=0。06
＋ACM=2 XJ=2。7E…7 DELTA=0。7
。MODEL pmos PMOS LEVEL=3， TOX=1。8E…8， LD=0。08U，
＋UO=165， VMAX=2。7E5， PHI=0。80， GAMMA=0。75，
＋NSUB=5。5E16， VTO=…0。7， NFS=7。6E11， CGSO=2。5E…10，
＋CGBO=2。75E…10， CJSW=3。4E…10， CGDO=2。5E…10， MJ=0。5，
＋CJ=3。7E…4， PB=0。8， IS=1。0E…16， JS=1。0E…4
＋KF=400E…27 AF=1。0 NLEV=2 RS=1200
＋RD=1200 ETA=0。12 KAPPA=1。5 THETA=0。135
＋ACM=2 XJ=2。3E…7 DELTA=0。3
。end
仿真结果：
频率曲线如上所示，其中我们可以看到，直流增益为 67dB（即 2240V/V）。运算放大器
的增益与手算结果不同，因为例子中晶体管输出阻抗值只是一个粗略的估计。显示的单位
增益频率为 25MHz，这与手算结果非常接近，因为这个计算并不依赖糟糕的模型变量。
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第四部分 集成电路版图设计
第 15 章 九天版图设计工具简介
15。1 引言
版图（Layout）包含了器件尺寸、各层拓扑定义等器件相关的物理信息数据，是集成
电路从设计走向制造的桥梁。集成电路制造厂家根据版图物理信息数据来制造掩膜。根据
复杂程度。不同工艺需要的一套掩膜可能有几层到十几层。一层掩膜对应于一种工艺制造
中的一道或数道工序。掩膜上的图形决定着芯片上器件或连接物理层的尺寸，因此版图上
的几何图形尺寸与芯片上物理层的尺寸直接相关。由于器件的物理特性和工艺的限制，芯
片上物理层的尺寸进而版图的设计必须遵守特定的规则。这些规则是各集成电路制造厂家
根据本身的工艺特点和技术水平而制定的，因此，不同的工艺就有不同的设计规则。设计
者只能根据厂家提供的设计规则来进行版图设计。
一般来讲，设计规则反映了性能和成品率之间可能是最好的折衷。规则越保守，能工
作的电路就越多（即成品率越高）；然而，规则越富有进取性，则电路性能改进的可能性也
越大，但这种改进可能是以牺牲成品率为代价的。
从设计的观点出发，设计规则可以分为三部分：
1）决定几何特征和图形几何尺寸的规定
这些规定保证各个图形彼此之间具有正确的关系。对设计人员来说，这方面的重要考
虑是：每层掩膜上的各个图形应该相接或者互相分开；不同掩膜上的各个图形应该套合或
者也保持互相分开，所有图形都应符合规定的要求。这些几何关系在确定诸如晶体管纵横
比或电容值等最坏情况设计参数方面也很重要。
2）确定掩膜制备和芯片制造中都需要的一组基本图形单元的强制性要求
典型的图形单元可能包括制造中所用的各块掩膜精确套准所需的对准标志，把各个电
路从晶圆切下来的划片间距以及供压焊封装用的压焊点尺寸。
以上两点要求均反映在版图的几何设计规则文件中。
3）定义设计人员设计时所用的电参数的范围
通常，这些电参数中包括晶体管增益、开启电压、电容和电阻的数值等，均反映在版
图的电学设计规则文件中。
一个仅仅满足了几何设计规则的版图不一定就是能够工作或者是满足电路性能指标
的。大量版图的设计与元器件的参数和电路的性能相关。因此，版图设计的另一个重要方
面是电学规则。最终，设计的版图所对应的电路必须与原始设计和模拟时所采用的电路在
表示连接关系的拓扑信息和元器件参数完全一致。
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15。2 版图设计的基本步骤
利用版图编辑工具设计版图的基本步骤如下：
①运行版图编辑工具，建立版图文件。
②在画图窗口内根据几何参数值调用元器件和子单元的版图。
③在不同的层内进行元器件和子单元之间的连接。
④调用DRC程序进行设计规则检查，修改错误。
⑤调用电路提取程序提取版图对应的元件参数和电路拓扑。
⑥与分析阶段建立的电路图文件结合进行版图与电路图对照分析，即LVS
（Layout…vs…Schematic）。
⑦存储版图文件，供今后修改和重用。
15。3 版图设计的注意事项
在正式画版图之前，一定要先构思，也就是要仔细的想一想，每个管子打算怎样安排，
管子之间怎样连接，最后的电源线、地线怎样走。对于差分形式的电路结构，最好在版图
设计时也讲究对称，这样有利于提高电路性能。为了讲究对称，有时候需要把一个管子分
成两个，比如为差分对管提供电流的管子就可以拆成两个、四个甚至更多。差分形式对称
的电路结构，一般地线铺在中间，电源线走上下两边，中间是大片的元件。
当采用的工艺有多晶硅和多层金属时，布线的灵活性很大。一般信号线用第一层金属，
信号线交叉的地方用第二层金属，整个电路与外部焊盘的接口用第三层金属。但也不绝对。
比如说某一条金属线要设计允许通过的电流很大，用一条金属线明显很宽，就可以用两条
甚至三条金属线铺成两层甚至三层，流过每一层金属线上的电流就小了 1/2。层与层是通
过连接孔连接的，在可能的情况下适当增加接触孔数，可确保连接的可靠性。
输入和输出最好分别布置在芯片两端。例如，让信号从左边输入，右边输出，这样可
以减少输出到输入的电磁干扰。对于小信号高增益放大器，这一点特别重要，设计不当会
引起不希望的反馈，造成电路自激。
0。8mA / μm2
金属连线的宽度是版图设计必须考虑的问题。铝金属线电流密度最大为 ，
0。7μm 0。56mA / μm2 1。1μm
Metal1、Metal2（ 厚）的电流密度按 设计，Metal3（ 厚）按
0。88mA / μm2
设计。当金属中流过的电流过大时，在金属较细的部位会引起“电徙”效应
（金属原子沿电流方向迁徙），使金属变窄直到截断。因此，流过大电流的金属连线应该根
据需要设定宽度。
应确保电路中各处电位相同。芯片内部的电源线和地线应全部连通，对于衬底应该保
证良好的接地。
对高频信号，尽量减少寄生电容的干扰；对直流信号，尽量利用寄生电容来旁路掉直
流信号中的交流成分从而稳定直流。第一层金属和第二层金属之间，第二层金属和第三层
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金属之间均会形成电容。
对于电路中较长的走线，要考虑到电阻效应。金属、多晶硅分别有各自不同的方块电
阻值，实际矩形结构的电阻值只跟矩形的长度比有关。金属或多晶硅连线越长，电阻值就
越大。为防止寄生大电阻对电路性能的影响，电路中尽量不走长线。
MOS管的尺寸（栅长、栅宽）是由电路模拟时定下来的，画MOS管时应按照这些尺寸进
行。但是当MOS管的栅宽过大时，为了减小栅电阻和栅电容对电路性能的影响，需要减小每
个MOS管的栅宽，为达到所需的总栅宽可以采用并联的方式。另外，对于NMOS管，应当充分
保证其衬底接地，而PMOS管应当保证其衬底充分接高电平，特别是MOS管流过大电流时，应
该在管子周围形成隔离环进行保护。
电阻可以用不同的材料形成，可选择性很大，设计者可根据所需电阻值的大小，阻值
的精确度，电阻的面积等来确定选用何种电阻。对于电阻宽度，也需要考虑，保证可以流
过足够大的电流，防止电阻被烧坏。
整个电路的有效面积可能仅仅占整个芯片面积的很小一部分，因此对于芯片中的空闲
面积，可以尽量设计成电容，利用这些电容来旁路外界电源和减少地对电路性能的影响。
此外，还应注意以下几点：
①力求层次化设计。即按功能将版图划分为若干子单元，每个子单元又可能包含若干
子单元，从最小的子单元进行设计，这些子单元又被调用完成较大单元的设计，这种方法
大大减少了设计和修改的工作量，且结构严谨、层次清晰。
②图形应尽量简洁，避免不必要的多边形，对连接在一起的同一层应尽量合并，这不
仅可减小版图的数据存储量，而且使版图一目了然。
③设计者在构思版图结构时，除要考虑版图所占的面积、输入和输出的合理分布、减
小不必要的寄生效应之外，还应力求版图与电路原理框图保持一致（必要时修改框图画法），
并力求版图美观大方（利用适当空间添加标识符）。
版图设计中还有众多注意要点和技巧，需要版图设计者通过实践进行体会、总结和掌
握。
15。4 九天版图设计工具简介
设计管理器（Design Manager，缩写为DM）是九天（Zeni4）系统的总控模块。它对设
计库、设计单元、设计视图等进行统一管理。它集成了原理图编辑器（Schematic Editor）
和版图编辑器（Layout Editor）两大支柱工具，同时也包含了库列表编辑器（Library Path
Editor）、工艺管理器（Technology Center）、原理图自动转换为版图工具（Netlist To
Layout）、数据交换工具（Edif…In/Edif…Out 等）等多种辅助设计工具。该系统主要由四
个设计模块组成：设计管理模块ZeniDM（Zeni Design Manager）、设计输入与仿真验证模块
ZeniSE（Zeni Schematic Editor）、版图设计ZeniPDT模块（Zeni Physical Design Tools）、
版图验证模块ZeniVERI&ZeniHVeri（Zeni Verification &Zeni Hierarchical Verification）
和支持混和信号硬件描述语言的仿真器Verilog…AMS。这些模块覆盖了从原理图输入到生成
最终版图的模拟集成电路设计全过程，设计管理器对这些工具的完美集成使整个设计过程
变的既快捷又轻松。
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15。4。1 启动设计管理器
Linux桌面环境下，鼠标右击打开控制终端（进入命令行方式）
在命令行状态下，启动设计管理器如下：
％dm
同时也意味着Zeni4 工具软件的启动。启动后的设计管理器如图 13…1 所示：
快速查找输入框
组单元列表
视图列表
单元列表
设计库列表
操作信息
图 15…1 设计管理器
从图 13…1 可以看到，设计管理器由四个列表窗口组成，分别为设计库列表窗口、组单
元列表窗口、单元列表窗口和视图列表窗口。每个列表窗口的上方对应有一个快速查找输
入框，用户可以输入字符对列表项进行快速查找。其中组单元列表窗口可以由菜单命令
“Edit…》Cell Group…》Show Group”控制其是否在设计管理器中显示。除组单元列表窗口
外，每个列表窗口均分为两列，左边一列分别显示设计库名、单元名、视图名；右边一列
分别显示设计库、单元、视图生成时间和读写权限。
在操作信息窗口中，设计管理器对不同级别的错误分别用不同的颜色显示：
正常操作信息……黑色
错误操作信息……红色
警告操作信息……蓝色
在设计管理器的最下方实时显示目前用户的选择层次。
15。4。2 实用工具介绍
1）Library Path Editor
其功能是对设计库进行管理。用法：激活菜单命令 Tool…》Library Path Editor。对
话框如下所示，该窗口显示当前所调用的库列表文件名；当前被调用库的信息及状态（是
否隐藏，是否为系统库等）。系统库用红色标注，用户库用黑色标注。隐藏库仅标注在库信
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息前方的，反之则不标注。设计库路径管理的内容保存在工作目录的zeni。lib文件中，如
图中所示的 /space/stul/zeni。lib。
2）Technology Center
其功能主要是编辑、显示工艺层信息及工艺规则。注意此工具仅应用于版图编辑阶段。
用法可以通过两种方法实现：
①选中某库，激活菜单命
令Tools…》Technology Center。
②选中某库，点击鼠标中
键或右键，从弹出式菜单中选
择“Technology”命令。
如图，工艺管理器管理六
大模块数据：工艺层定义
（Layer）、自动打孔规则（Auto
Punch）、间距规则（Space
Rule）、追踪线网规则（Trace
Rule）、层名与层号的对应关系
（GDS Layer Map）和设计规则
检查（DRC Rule）。其中，Layer
的功能用来定义或显示工艺层
号、层名、层的用途、填充方
式、在版图编辑过程中此层是
否有效、此层是否被填充、此
层是否可见及此层是否可被选
择 。 Auto 图 15…2 设计库路径管理窗口 Punch主要使用户在
版图编辑过程中可以在两层之间自动添加一个单孔、十字交叉孔或一组阵列孔单元；其定
义了在哪两层之间添加孔单元，以及这个孔单元与两个工艺层的最小内边间距
（Enclosure）；若添加一个十字交叉孔或一组阵列孔，各孔之间的距离由Spacing定义。
Spacing Rule主要用来调整两层之间的最小间距，Trace Rule用来定义两层之间的电学连
通或阻断规则，GDS Layer Map主要应用于重新定义层名和层号的对应关系，DRC rule主要
定义实时几何规则检查（Real Time DRC Rule）。
如图所示，在工艺管理器中，支持将Zeni、Cadence工艺进行导入（Import），及将Zeni
工艺的导出（Export）。
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图 15…3 工艺管理器
4）Display Resource
其功能主要是提供在定义版图工艺层信息中供用户选择的颜色种类、线形和填充方案
等资源信息，如图所示。用法：激活菜单命令 Tools…》Display Resource。
图 15…4 工艺层显示选择窗口
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5）Netlist To Layout
其功能主要是将原理图数据直接转化为版图数据。这里可以通过两种方式完成数据转
换：第一种，依据CDL网表及控制文件转换为版图数据。网表文件中主要描述了器件的连接
关系，控制文件主要描述了器件的来源、器件的位置及参数、对外端口的名称及位置，控
制文件格式请参考Zeni4 在线帮助手册。第二种，依据当前原理图设计数据直接转换为版
图数据，用法：激活菜单命令 Tools…》Netlist To Layout。
6）CDL － IN/Verilog －IN
其功能是将网表数据直接转化为原理图图形数据，并保持网表原有的层次关系，在原
理图编辑器中层次式的显示。CDL － IN/Verilog －IN能接收的网表数据有三种：Verilog
网表、CDL网表和顶层是Verilog网表而底层是CDL网表的复合网表。用法：激活菜单命令
Tools…》Import…》CDL/Verilog Netlist。
7） Show Tree
其功能是显示视图间的层次调用关系，并可方便的对相应的视图进行编辑操作。用法：
激活菜单命令 File…》Show Tree。
8）标准数据导入导出接口
最终设�
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